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集成電路可測(cè)性設(shè)計(jì)培訓(xùn)

【招生對(duì)象】 企業(yè)高管、技術(shù)主管、前端設(shè)計(jì)工程師、后端設(shè)計(jì)工程師、電路工程師、ESD/IO設(shè)計(jì)工程師、模擬電路設(shè)計(jì)、封裝設(shè)計(jì)工程師以及項(xiàng)目主管、業(yè)務(wù)經(jīng)理等，有職業(yè)轉(zhuǎn)型規(guī)劃的DFT工程師、數(shù)字前端設(shè)計(jì)工程師、器件工藝工程師等以及相關(guān)行業(yè)市場(chǎng)研究人員與VC投資者。

課程介紹
   隨著芯片復(fù)雜度的提高，工業(yè)界先進(jìn)的超大規(guī)模集成電路芯片的測(cè)試成本已經(jīng)達(dá)到整個(gè)芯片開(kāi)發(fā)成本的70％。現(xiàn)在，DFT技術(shù)已經(jīng)成為保證芯片質(zhì)量和公司質(zhì)量信譽(yù)，降低測(cè)試成本的關(guān)鍵技術(shù)。芯片可測(cè)試驗(yàn)性設(shè)計(jì)(Design For Test)已成為當(dāng)今超大規(guī)模集成電路開(kāi)發(fā)流程中的重要環(huán)節(jié)。
  本課程將結(jié)合工程實(shí)踐討論與分享主流DFT工具的使用，*量產(chǎn)的芯片可測(cè)性設(shè)計(jì)技術(shù)方案，并將重點(diǎn)談?wù)摷呻娐房蓽y(cè)性設(shè)計(jì) 的主要原理、降低測(cè)試成本的主要途徑、提高測(cè)試覆蓋率的主要方法、DFT設(shè)計(jì)規(guī)則、芯片量產(chǎn)提高良率的方法、故障分析及驗(yàn)證技術(shù)方法、DFT的相關(guān)流程的建立,DFT設(shè)計(jì)結(jié)果評(píng)判與驗(yàn)證Checklist等工程技術(shù)。課程還將討論到*的DFT技術(shù)的發(fā)展現(xiàn)狀和行業(yè)領(lǐng)跑者的革新技術(shù)，包括2.5D/3D Test技術(shù)，Physical aware scan insertion 技術(shù)，Channel Sharing of scan 技術(shù)，Cell-Aware ATPG技術(shù)，ATPG Hierarchy scan技術(shù)，LogicBIST/SCAN Hybrid技術(shù),IJTAG（IEEE 1687）等。
With the increase of complexity of chips, the test cost of advanced chips in industry has reached 70% of the development cost of the entiredesign. Nowadays, Design-For-Test (DFT) technology has become a key technology to ensure the quality of the chip and the reputation of the company, and to reduce the cost of chip design. DFT process has become an indivisible part of the development process of large scale integrated circuit.
This course will cover comprehensive DFT relatedtopics, includeintroduction of mainstream DFT EDA Tools, widely used DFT methodologies, leading edge DFT technologies, as well as frequently see DFT issues in DFT architect, design, debug and ATE test. Meanwhile,the course will focus on the experiencesharing of DFT related engineering skills, include methods to reduce test cost,methods to improve test coverage, method to improve yield of mass production, best practice of fault analysis and verification, as well as DFT sign-off checklist..
 
Moreover, this course will share with you a broad view of entire DFT industry, include the history, current status as well as future of DFT skill. Especially, some leading edge DFT technologies to deal with design challenge will be introduced, eg.  2.5D/3D stacked IC Test, Physical Aware Scan Insertion Technology,Cell aware ATPG technique, ATPG Hierarchy scan technique, LBIST/SCAN Hybrid  technique,IJTAG（IEEE 1687） and so on.

參加對(duì)象：課程面向相關(guān)電子信息與集成電路企業(yè)（包括晶圓制造廠、集成電路設(shè)計(jì)公司、集成電路IP供應(yīng)商、高校及研究院所）的在校大學(xué)生、研究生、研究員、大學(xué)教授、企業(yè)高管、技術(shù)主管、前端設(shè)計(jì)工程師、后端設(shè)計(jì)工程師、電路工程師、ESD/IO設(shè)計(jì)工程師、模擬電路設(shè)計(jì)、封裝設(shè)計(jì)工程師以及項(xiàng)目主管、業(yè)務(wù)經(jīng)理等，有職業(yè)轉(zhuǎn)型規(guī)劃的DFT工程師、數(shù)字前端設(shè)計(jì)工程師、器件工藝工程師等以及相關(guān)行業(yè)市場(chǎng)研究人員與VC投資者。

課程 PPT為中英文，授課為中文。

課程特色：
此次精心設(shè)計(jì)的理論與實(shí)踐相結(jié)合的培訓(xùn)課程，將涉及到超大規(guī)模集成電路可測(cè)性設(shè)計(jì)領(lǐng)域、*的DFT EDA工具，*DFT技術(shù)和集成技術(shù)解決方案，包括:
TestKompress、TetraMAX、Tessent
MBIST、MBISTArchitect、At-speed 
SCAN、TessentBoundaryScan、SCAN 
Chain Compression、At-speed MBIST、
Cell-Aware ATPG、ATPG Hierarchy 
scan、LogicBIST/SCAN Hybird 、IP test等；

同時(shí)還將重點(diǎn)討論長(zhǎng)期困擾大多數(shù)同行的常見(jiàn)技術(shù)難題及其對(duì)應(yīng)的策略與建議：包括可測(cè)性設(shè)計(jì)技術(shù)發(fā)展歷史和現(xiàn)狀、可測(cè)性設(shè)計(jì)的主要原理、如何進(jìn)行全芯片級(jí)的可測(cè)性設(shè)計(jì)、如何建立可測(cè)性設(shè)計(jì)的設(shè)計(jì)流程、如何進(jìn)行可測(cè)性設(shè)計(jì)的質(zhì)量檢查、如何提高測(cè)試覆蓋率、如何進(jìn)行低功耗測(cè)試、如何通過(guò)合理設(shè)計(jì)降低測(cè)試成本、如何有效通過(guò)測(cè)試向量的調(diào)試提高產(chǎn)品良率、如何進(jìn)行通過(guò)DFT技術(shù)實(shí)現(xiàn)芯片故障的診斷、如何與測(cè)試工程師協(xié)同工作、如何在整個(gè)芯片設(shè)計(jì)流程中與前端及后端工程師協(xié)同工作等。通過(guò)對(duì)這些技術(shù)問(wèn)題的深入討論與適用技術(shù)培訓(xùn)，將有助于快速提升工程師或相關(guān)技術(shù)人員的對(duì)DFT技術(shù)的理解與應(yīng)用能力，解決實(shí)際工作中DFT有關(guān)的技術(shù)問(wèn)題，盡快通過(guò)ATE的測(cè)試，確保最終芯片產(chǎn)品的質(zhì)量可靠性，加速產(chǎn)品的上市，提升企業(yè)產(chǎn)品的競(jìng)爭(zhēng)力。將有助于集成電路設(shè)計(jì)企業(yè)更好地制定產(chǎn)品可測(cè)試設(shè)計(jì)研發(fā)、測(cè)試需求定義、產(chǎn)品測(cè)試規(guī)格以及測(cè)試方案等。
 
課程大綱：
1、DFT overview DFT 概述
What is and Why DFT;
VLSI implementation process;
Manufacturing Defect;
Manufacturing Test;
Automatic Test Equipment (ATE) 
introduction
 
2、Test and fault  測(cè)試和故障
Observability and Controllability
Role of Test
Test Development Flow
Real Tests
DFT Cost
Fault Modeling
 
3、DFT Methods introduction  DFT 方法學(xué)介紹
DFT Methods
Ad Hoc DFT
Scan Basic Concept
MBIST Basic Concept
LBIST Basic Concept
BSCAN Basic Concept
JTAG Architecture
IP Test
 
4、Mainstream DFT EDA tools  and chip DFT
integrated solutions.主流DFT 工具與芯片DFT技術(shù)介紹
DFT Compiler (DC);
Mentor Testkompress/TessentMbist/
TessentBoundary Scan;
Synopsys TetraMAX;
Cadence Modus;
DFT integrated solutions;
 
5、Scan introduction ( with DFT compiler)芯片scan技術(shù)介紹
Understanding Scan Testing;
Scan Chain Insertion Flow Preview;
Test Protocols and DRC;
Test Ready Compile;
Top Down Scan Insertion Flow;
Bottom Up Scan Insertion Flow;
Scan Compression method
（XOR vs O*SR）;
Lab DFT Compiler introduce
 
6、ATPG introduction.芯片ATPG技術(shù)介紹
What is testing and ATPG
Stuck at ATPG
Transition ATPG
Path delay ATPG
IDDQ ATPG
D algorithm
 
7、ATPG implementation ( with TestKompress/TetraMAX Lab). 芯片ATPG技術(shù)實(shí)現(xiàn)
ATPG Flow Preview 
Building Design 
Design Rules Check
Controlling ATPG 
Saving Pattern and Pattern Validation
Lab TestKompress/TetraMAX introduce
 
8、Understanding MBIST
芯片MBIST技術(shù)介紹
Why Memory testing is required?
Memory Faults
Memory Testing Techniques
Memory BIST algorithms
Memory interface test (RAM Sequential Test)
 
9、MBIST Implement ( with Tessent MBIST Lab). 芯片MBIST技術(shù)實(shí)現(xiàn)
Tessent MBIST generation and insertionflow;
ETChecker Introduction;
Block Flow Planning with ETPlanner;
ETAssemble and ETSignoff  in the Block Flow;
Memory BIST Hierarchical Top Level Flow;
MBIST Diagnostics;
Tessent MBIST parameters setting;
Lab Tessent MBIST introduce;
 
10、DFT latest innovative technologies. *的DFT技術(shù)介紹
Channel Sharing of scan   
Cell aware ATPG technique
ATPG Hierarchy scan technique
Logic BIST/SCAN Hybrid technique
Physical aware scan insertion
2.5D/3D Test
IJTAG（IEEE 1687）
Partial Good Test
 
11、DFT Flow and tools. 芯片項(xiàng)目中的DFT 流程和工具
DFT engineer 5 tasks
DFT flow (top and block level)   
DFT flow inputs/outputs in each step
DFT tools (flow used)
 
12、DFT SPEC and Checklist. 芯片項(xiàng)目中的DFT規(guī)格書(shū)和檢查表
DFT spec of one chip
DFT check-list in project
DFT patterns check-list
 
13、Frequently see DFT problems  (DFT architecture). 工程實(shí)踐中的DFT常見(jiàn)問(wèn)題（架構(gòu)方案）
Consider the three keys for DFT - Test
costs/quality/yield;
Define the whole chip DFT SPEC and test plan ;
Implement Low-power scan inserting;
Implement Low-power MBIST;
Implement Low-power ATPG;
 
14、Frequently see DFT problems （Design and debug. 工程實(shí)踐中的DFT常見(jiàn)問(wèn)題（電路設(shè)計(jì)和調(diào)試）
Tessent MBIST debug skills;
Improve the scan test coverage;
Insert test points;
Insert On-Chip Clock Control;
Deliver the DFT related SDC files for timing;
DFT timing issue debug;
Debug the mismatches in scan/mbist
/bscan simulation
 
15、Frequently see DFT problems （ATE test）.工程實(shí)踐中的DFT常見(jiàn)問(wèn)題 （ATE測(cè)試）
Troubleshooting Test Patterns
ATE patterns fail - debug
Scan diagnose flow
Fault analysis
Improve the yield
 
16、DFT Summary. DFT小結(jié)
The history and DFT
The current situation of DFT
The future of DFT
DFT EDA tools - compare and evaluate
Thinking Design in DFT
How to be a good DFT engineer
The course summary

老師介紹
賀海文
   賀海文老師2015年8月加入上海盈方微電子有限公司，組建了芯片可測(cè)試性計(jì)團(tuán)隊(duì)(DFT Team), 目前擔(dān)任該部門(mén)的負(fù)責(zé)人,帶領(lǐng)團(tuán)隊(duì)負(fù)責(zé)數(shù)字芯片DFT方案制定，DFT設(shè)計(jì)驗(yàn)證，DFT診斷分析與工具評(píng)估等工作，同時(shí)負(fù)責(zé)有關(guān)的設(shè)計(jì)流程、方法學(xué)開(kāi)發(fā)與技術(shù)管理工作。
   曾供職英飛凌微電子，Intel資深DFT工程師，燦芯半導(dǎo)體DFT主任工程師，現(xiàn)任上海盈方微DFT部門(mén)主管，主要從事VLSI/SOC產(chǎn)品的DFT相關(guān)工作。Kevin是國(guó)內(nèi)第一批在專(zhuān)業(yè)芯片設(shè)計(jì)公司從事DFT設(shè)計(jì)的工程師，有10年以上DFT設(shè)計(jì)和驗(yàn)證的豐富經(jīng)驗(yàn)，對(duì)DFT技術(shù)有深刻認(rèn)識(shí)，實(shí)戰(zhàn)經(jīng)驗(yàn)豐富，完成了多款大規(guī)模量產(chǎn)基帶芯片SOC的DFT設(shè)計(jì)。在加入盈方微之前，Kevin曾在國(guó)際*的芯片設(shè)計(jì)公司Intel 工作超過(guò)3年，在2011-2013年期間，參與了手機(jī)基帶芯片項(xiàng)目的DFT設(shè)計(jì)和驗(yàn)證，完成了多顆復(fù)雜手機(jī)基帶SOC芯片(如XG632 /XG631)的一次性成功Tapeout的設(shè)計(jì)。在燦芯半導(dǎo)體工作期間，負(fù)責(zé)完成了國(guó)內(nèi)第一款40nm級(jí)北斗基帶射頻SOC芯片的全部DFT方案的規(guī)劃、設(shè)計(jì)、驗(yàn)證以及量產(chǎn)測(cè)試的技術(shù)支持工作。
   2005年獲得清華大學(xué)集成電路設(shè)計(jì)與制造學(xué)士學(xué)位，是EE*的特約作者，發(fā)表多篇技術(shù)文章，翻譯完成國(guó)外經(jīng)典教材《數(shù)字系統(tǒng)測(cè)試和可測(cè)試性設(shè)計(jì)》（已由機(jī)械工業(yè)出版社出版），同時(shí)作為DFT專(zhuān)家，多次在公司內(nèi)部主持DFT相關(guān)培訓(xùn)講座。
呂寅鵬
   呂寅鵬老師2015年7月由于格羅方德半導(dǎo)體科技有限公司整體收購(gòu)IBM全球半導(dǎo)體業(yè)務(wù)而加入格羅方德半導(dǎo)體科技有限公司（GLOBALFOUNDREIS）。目前擔(dān)任格羅方德半導(dǎo)體科技有限公司中國(guó)芯片設(shè)計(jì)中心的高級(jí)經(jīng)理職務(wù)，并且作為DFT技術(shù)專(zhuān)家領(lǐng)導(dǎo)中國(guó)DFT設(shè)計(jì)團(tuán)隊(duì)。在加入格羅方德半導(dǎo)體科技有限公司之前，呂寅鵬服務(wù)于IBM中國(guó)芯片設(shè)計(jì)中心，專(zhuān)注于芯片可測(cè)性設(shè)計(jì)工作，組建并領(lǐng)導(dǎo)了IBM中國(guó)芯片設(shè)計(jì)中心的芯片可測(cè)性設(shè)計(jì)團(tuán)隊(duì)。
    擁有豐富的芯片可測(cè)性設(shè)計(jì)經(jīng)驗(yàn)和經(jīng)歷。他目前承擔(dān)的職責(zé)包括但不限于：芯片售前，設(shè)計(jì)執(zhí)行以及硬件調(diào)試階段的DFT解決方案的技術(shù)指導(dǎo)和監(jiān)督；中國(guó)DFT團(tuán)隊(duì)的建設(shè)以及技術(shù)能力的培養(yǎng)；通過(guò)全球合作，整合DFT方法學(xué)開(kāi)發(fā)與設(shè)計(jì)實(shí)踐，滿(mǎn)足客戶(hù)的定制化需求。在8年多的職業(yè)生涯中，曾經(jīng)為16塊采用IBM和GLOBALFOUNDRIES先進(jìn)工藝的超大規(guī)模網(wǎng)絡(luò)通信以及大型服務(wù)器配套芯片設(shè)計(jì)DFT解決方案，并且實(shí)現(xiàn)了成功流片和測(cè)試。呂寅鵬老師在DFT領(lǐng)域發(fā)表過(guò)3篇專(zhuān)利（*），并且在2015年由于對(duì)IBM Cu32 (32nm)工藝ASIC芯片的DFT解決方案的杰出貢獻(xiàn)獲得了IBM公司的“杰出技術(shù)成就獎(jiǎng)”(Outstanding Technical Achievement Award)。
   呂寅鵬老師擁有豐富的公開(kāi)演講經(jīng)驗(yàn)，曾多次應(yīng)邀作為演講嘉賓，訪(fǎng)問(wèn)上海交通大學(xué)，復(fù)旦大學(xué)以及西安交通大學(xué)等高校，進(jìn)行DFT相關(guān)技術(shù)講座.  并于2015年應(yīng)邀做為Cadence CDNLive演講嘉賓，代表格羅方德半導(dǎo)體科技有限公司發(fā)表主題演講，介紹了格羅方德半導(dǎo)體科技公司先進(jìn)的DFT技術(shù)-PGT（Partial Good Test）技術(shù)。

集成電路可測(cè)性設(shè)計(jì)培訓(xùn)